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SpinalHDL / VexRiscv

适合 FPGA 的 32 位 RISC-V CPU 实现方案

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Fork: 521
最近推送: 25 天前更新
仓库创建: 2017 年创建

应用与完整系统通用AssemblyMIT · 宽松，可直接商用

用途与标签

项目原文 · GitHub

A FPGA friendly 32 bit RISC-V CPU implementation

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